数字设计入门

Note

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有用的知识

Verilog HDL

简介：Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。两种HDL均为IEEE标准。（摘自百度百科）

SV

简介：全称SystemVerilog，建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，还有验证平台语言和断言语言，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。（摘自百度百科）

但话虽如此，笔者本人还没学这个东西，不知道下面这些资源好不好用

学习资源：

• B站大学

• easyformal

• 中科大《数字电路实验》提高班课程文档

HLS

简介：全称High-Level Synthesis, 即高层次综合。指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括C、C++、SystemC等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念；相比之下，诸如Verilog、VHDL、SystemVerilog等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前ASIC或FPGA设计最为普遍使用的电路建模和描述方法。（摘自知乎）

Chisel

简介：

Chisel 是一个嵌入在 Scala 中的硬件描述语言，旨在简化数字电路的设计过程。它利用了 Scala 的强大功能，如高阶函数、抽象和类型系统，使得硬件设计更加灵活和模块化。

Chisel 的主要特点：

• 高度抽象：利用 Scala 的面向对象和函数式编程特性，实现高层次的硬件描述。

• 可重用性：模块化设计，便于重用和扩展。

• 强大的生成能力：能够生成高效的 Verilog 代码，供 FPGA 或 ASIC 实现使用。

（摘自https://luyoung0001.github.io/2024/09/18/30%E5%88%86%E9%92%9F%E9%80%9F%E6%88%90Chisel/）

其他

有待补充……